Validation d'un concept d'élimination de raies parasites par l'implémentation du process sur FPGA,
La génération de fréquence à l’aide d’un synthétiseur de fréquence dit direct (DDS) est utilisé dans de diverses applications mais il engendre de nombreuses raies parasites. Un algorithme visant à réduire ce bruit a été développé à l’IETR puis simulé et validé sous Matlab. Le but de ce TER est de mettre en œuvre un démonstrateur en implantant l’algorithme dans un FPGA grâce au logiciel QuartusII afin de valider physiquement ce concept. Puis une série de tests et de mesures sera nécessaire pour déterminer les limites du démonstrateur et ses caractéristiques.


Compétences mobilisées
- Réalisation d'un circuit programmable sous FPGA.
- Connaissance du logiciel QuartusII.
- Connaissance dans le domaine du traitement du signal.
- Utilisation d’un analyseur de spectre.



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Lecaillon Emeric, MEEA, 2004